为了降低过去新芯片设计项目上过多人工学习所造成的利润损失，同时解决7纳米以下先进制程导致复杂性与成本居高不下的问题，益华计算机（Cadence）日前发布Cerebrus智能芯片设计工具与Integrity 3D-IC平台，协助客户实现数字芯片设计的自动化，并将设计规划、实现和系统分析集成在单一管理平台中，进而协助客户完成降低设计复杂度，并加速产品上市的使命。
Cadence资深副总裁暨数字与签核业务群总经理滕晋庆博士表示，过去三年以来，Cadence秉持着智能系统设计（Intelligent System Design）策略，在接连推出将近20多款新产品的同时，逐步朝向三大关键面向扩展：卓越设计（Design Excellence）、系统创新（System Innovation）及智能无所不在（Pervasive Intelligence）。
通过卓越设计，Cadence得以持续保持在EDA及IP领域的领先地位。在系统创新的维度里，Cadence将自家软件从IC设计向上推进到系统设计领域，并推出Integrity 3D-IC平台。在迈向智能无所不在的目标中，Cadence致力将AI广泛运用在先进芯片设计的流程中，以提升芯片设计团队的整体生产力，Cerebrus即为呼应这个目标的最新产品。
先进增强式学习技术加持，提高10倍生产力并优化20% PPA
拜5G、自动驾驶汽车、AR/VR、HPC与IIoT等新兴科技与应用发展之赐，半导体产业也从中迎来新一波的增长高峰。由于这些新应用底层涉及AI与机器学习（ML），所以极需更强大运算、更多功能及更快资料传输/处理速度，进而让下一代产品设计变得更加复杂。也因为如此，如何成功设计定案（Tapeout），并达到从设计余地度（Design Margin）、生产力到“功耗、性能与面积”（PPA）的优化，已然成为当前工程团队前所没有的最大挑战。
为了协助工程设计团队彻底解决这个全新电子设计时代下的新难题，Cadence特别推出一款基于机器学习技术的Cerebrus工具，通过先进增强式学习（Reinforcement Learning）技术，能帮助任何工程师提高10倍的生产力，并优化20%的PPA。
Cerebrus能从先前设计项目中自动学习创建模型，并将这些模型重复使用在未来的设计项目中，实现全自动RTL到GDS的全流程优化目标，进而提升整体设计团队的工作效率与生产力。不仅如此，随着设计规模与复杂度的增长，Cerebrus可在本地端部署及云计算服务上创建大规模分布式运算架构来加以支持。
身为Cadence数字全流程产品线的一份子，Cerebrus能与Genus RTL合成解决方案、Innovus设计实现系统、Tempus时序签核解决方案、Joules RTL电源解决方案、Voltus电源完整性解决方案，以及Pegasus验证系统等无缝协作。
在某客户进行5纳米行动CPU设计流程优化的案例中，该客户原本需6、7名工程师进行手动流程开发，整个芯片设计流程的迭代周期就耗费了三个月的时间。在导入支持增强式学习的Cerebrus工具之后，整个周期缩减至10天之内，而且只需1名工程师就能搞定，再再显示基于机器学习之Cerebrus的可观效益。
集设计规划、实现和系统分析于单一接口，展现系统级PPA效益
对于半导体产业而言，摩尔定律是其赖以兴盛增长的科学定律与经济学定律。为了规避物理极限，“超越摩尔定律”（More than Moore）遂成为业界一致努力研究的目标。即使制程不断突破，但在28纳米之后每单位晶体管成本的降低速度反而呈现趋缓之势。对此，3D-IC堆栈技术便成为接下来先进IC封装的主流发展趋势，也是后摩尔时代半导体产业共同努力的方向。
复杂的3D-IC堆栈设计带来许多挑战，除了需要通过EDA来解决3D-IC异质集成与管理问题外，更要解决额外系统级验证的问题，其中包括散热分析、功耗分析及时序分析等系统级签核更成为3D-IC的成败关键。为了有效解决这些挑战与问题，Cadence特别推出Integrity 3D-IC平台，其为一个专为系统级优化打造的全面性、高容量3D设计与签核平台，可将设计规划、实现和系统分析，集成在单一管理接口上，可省却不必要的资料转换作业，有效提高设计人员的工作效率。工程团队并可通过3D散热、功率、静态时序分析（Static Timing Analysis, STA）及设计规则检查（DRC）/电路布局验证（LVS）能力，为客户展现系统级PPA的效益。
滕晋庆强调指出，经由Integrity 3D-IC平台，也可实现Cadence数字、模拟及IC封装的协同设计，包括与Virtuoso模拟设计环境平台、Innovus数字设计实现系统、Allegro PCB/IC封装技术、Quantus寄生参数提取解决方案，以及Tempus时序签核解决方案中的STA分析等技术相互协同设计的能力。
在3D-IC堆栈技术逐渐受到市场瞩目后，PVT（制程、电压及温度）签核角落（Signoff Corner）数量爆炸所引发签核流程旷日耗时问题便开始浮出台面。对此，Cadence与台积电合作研发出RAID（Rapid Automated Inter-Die）分析技术，能将3D-IC时序签核角落的数量降低10倍，进而优化整体流程，并加速Tapeout进程。此外，通过Cadence Integrity 3D-IC平台，某家客户成功以3D芯片取代原有2D SoC芯片，CPU时脉也从原有3.68GHz一举提升到4.11GHz，整体性能提升11.8%。虽然这些案例都是3D-IC非常早期的成果展现，但也显示出未来会有非常可观的发展空间。
Cerebrus与Integrity 3D-IC都是Cadence智能系统设计策略下数字设计全流程工具的家族成员，能与既有产品无缝协作，因此获得许多客户的青睐。 “在智能系统设计策略下，我们的目标就是促使半导体及系统工程师能够在当前AI及资料导向世界里设计出最好的产品，”滕晋庆表示。 “在此深信Cereburs机器学习技术和Integrity 3D-IC也将在More Than Moore时代中扮演非常关键的角色。”
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