外媒报道，按照台积电的规划，从2022年到2025年将陆续推出N3、N3E、N3P、N3X等3纳米制程技术，后续还会有优化后的N3S制程，可应用于包括智能手机、物联网、车用电子、以及高性能计算等不同平台的需求。其中，台积电在N3制程节点虽然仍使用FinFET （鳍式场效应晶体管） 技术。不过，却可以使用FINFLEX技术来扩展性能、功率和晶体管密度，并允许芯片设计人员使用相同的设计工具，为同一芯片上的每个关键功能模块选择最佳选项，进一步提升PPA （功率、性能、面积）。
过去，每一次进入新的制程节点之际，大家都系希望能够提升性能、降低功耗、并增加晶体管密度。尽管逻辑电路方面在新的制程技术中有着很好的提升，但SRAM方面则一直落后，例如台积电最新的3纳米制程节点就甚至出现了停滞状况。在WikiChip所提出的一份报告指出，台积电在SRAM方面的微缩速度已大大放缓。
报道指出，台积电曾表示，如果将N3和N5制程放在一起比较，在相同功耗和复杂程度之下，N3制程预计会有10%到15%的性能提升。或者相同频率和晶体管数量的情况下， N3制程将能降低25%-30%的功号，同时会将逻辑密度提高约1.6倍。另外，N3E是台积电第二代3纳米节点制程技术，相较N5制程的性能提升幅度大约为18%，或者降低34%的功耗，晶体管密度提高约1.7倍。
不过，近期台积电在IEDM 2022会议上发布的论文上指出，采用N3和N5制程的SRAM大小为0.0199μm² 和0.021μm²，仅缩小了约5%。而N3E制程则表现更糟糕，基本维持在0.021μm²，这代表着相较N5制程几乎没有微缩表现。至于，竞争对手英特尔方面， Intel 7制程技术的SRAM大小为0.0312μm²，接下来的Intel 4制程技术为0.024μm²。相较之下，台积电针对晶体管密度优化的N3S制程技术或许表现会更好一些，但该制程预定在2024年推出。未来，如果期待有较大突破，就要等未来的2纳米制程节点的表现，也就是还要等上几年的时间。
报道强调，现代的CPU、GPU和SoC在处理资料的时候，都将SRAM用于各种暂存上。尤其，针对人工智能和机器学习的大量工作运算，配备大容量至存内存已经成为趋势。而且，预期未来对暂存内存的需求只会增加。不过，选择3纳米制程节点并不能减少SRAM占用芯片的面积，且相比现有的5纳米制程节点的成本更高，也就是说高性能芯片的面积尺寸增加，但成本也同时在增加。这也就可以解释为什么台积电会在3纳米制程节点推出FINFLEX技术，以缓解SRAM方面的问题。
而要解决以上的问题，一种比较现实的解决办法是采用小芯片设计，将容量较大的暂存内存分解到成本较低的制程上来单独制造，这就是AMD近两年集中精力在3D V-Cache技术的原因之一。而且，AMD在近期发布的RDNA 3架构GPU上，AMD在双图形运算芯片 (GCD) 和多层缓存芯片 (MCD) 上采用了不同的制程节点技术，MCD采用的N6制程节点技术，要比GCD的N5制程节点技术要便宜得多。
而也有另外一种方法，就是采用替换技术，比如使用eDRAM或FeRAM用于暂存上。不过，不论使用何种方式，在可以预见在未来几年里，采用新制程节点技术的芯片将会因SRAM的微缩速度放缓，成为IC设计人员面临的重要挑战。
(首图来源：shutterstock)