16 日，韩国三星在官网上发文表示已完成5 纳米FinFET 制程技术的开发，并且已经可以为用户提供样品。根据公布的数据指出，与7 纳米相比，三星的5 纳米FinFET 制程技术将逻辑区域效率提高了25%，功耗降低了20%，性能提高了10%，进而可以在更小的芯片面积其中提供更强的性能，并且功耗更低。另外，三星也同时宣布，在 6 纳米和 7 纳米制程技术方面也有了重大的进展。
三星指出，除了从7 纳米到5 纳米的功率性能区域（PPA）改进之外，用户还可以使用三星的EUV 技术，降低光罩使用的数量，同时可以提供更好的真实度。另外，三星还将自己在7 纳米制程时代的所有知识产权使用到了5 纳米的制程研发中，因此可以减少客户从7 纳米制程转换到5 纳米制程的成本，并可以预先验证设计生态系统统，进而缩短5 纳米制程产品开发的流程和时间。
另外，三星还强调，三星芯片制造业务与其｢三星高级代工生态系统统（SAFE）｣ 合作伙伴密切合作，为三星5 纳米制程提供强大的设计基础架构，包括工艺设计组件（PDK）、设计方法（DM）、电子设计自动化（EDA）工具和IP 都已经自2018 年第4 季开始提供，而且，三星芯片制造已经开始向客户提供5 纳米多任务程芯片（MPW）的服务。
虽然，目前三星已经完成5 纳米制程的研发，并准备好对客户提供样品，同时在6 纳米制程上已经成功流片，7 纳米制程则即将进入量产阶段，但是相比之下，台积电5 纳米制程脚步更快，目前已经进入试产阶段，所以在5 纳米制程上的竞争，台积电还是有时间点上的优势。不过，有市场人士表示，三星之前在 2018 年就已经宣布完成 7 纳米的量产准备，但是却是直到 2019 年才因为生产线完成，能够真正进入生产的阶段。如今的 5 纳米制程是不是也有这样的情况，也值得后续观察。
(首图来源:Flickr/Samsung Newsroom CC BY 2.0)