势头正好的半导体制造厂台积电（TSMC），近日召开第二十六届技术论坛，详细说明了7纳米、5纳米制程的发展情况，以及更先进的3纳米制程规划蓝图，要进一步扩大与美国Intel和韩国三星间的技术优势。
在本年度的技术论坛上，台积电指出目前该公司大量应用EUV技术，主要发展的5纳米制程（N5），确认已经开始进行相关产品的大量生产。
台积电表示，相较于7纳米制程（N7）产品，5纳米在性能方面有15%的提升，功耗则降低了30%，逻辑门密度提高1.8倍。此外，N5的学习曲线比N7来得更陡峭，这代表TSMC 5纳米良率的提升速度，将会比以往来得更快。
到了2021年，N5制程将会再升级为N5P，同等功耗性能提升约5%，至于同性能下的功耗则降低10%。未来N5P会持续向4纳米制程（N4）进行过渡，具备100%的IP兼容性，预计2021年第四季风险试产，2022年全面量产。
挑战物理极限的3纳米制程（N3）方面，台积电则给出了发展路线图，预计在2021年进行试产，2022年下半年大量制造。在功耗相同状况下，N3的性能将比N5高出最多15%；性能相同状况下，N3的功耗则能降低多达30%，逻辑门密度将提高1.7倍。
相较于其他半导体厂商押宝GAAFET，台积电在3纳米制程上，依然会坚持采用FinFET架构。
至于3纳米的下一步，台积电除应用纳米碳管技术外，也打算从封装部分下手，端出3DFabric与异构封装，来持续加大逻辑门密度，使性能可以继续提升。
最后，台积电也关注到了12纳米制程的改进，全新的N12e是专为IoT、行动与边缘运算等低功耗设备进行设计。目前成为该公司主力的7纳米制程（N7），台积电则会持续改良，并朝着N6制程快速推进。
来源：Tom’s Hardware