除了先进制程之外，先进封装也成为延续摩尔定律的关键技术，像是2.5D、3D和Chiplets等技术在近年来成为半导体产业的热门议题。究竟，先进封装是如何在延续摩尔定律上扮演关键角色？而2.5D、3D和Chiplets等封装技术又有何特点？
人工智能（AI）、车联网、5G等应用相继兴起，且皆须使用到高速运算、高速传输、低延迟、低能耗的先进功能芯片；然而，随着运算需求呈倍数增长，究竟要如何延续摩尔定律，成为半导体产业的一大挑战。
芯片微缩愈加困难，异质集成由此而生
换言之，半导体先进制程纷纷迈入了7纳米、5纳米，接着开始朝3纳米和2纳米迈进，晶体管大小也因此不断接近原子的物理体积限制，电子及物理的限制也让先进制程的持续微缩与升级难度越来越高。
也因此，半导体产业除了持续发展先进制程之外，也“山不转路转”地开始找寻其他既能让芯片维持小体积，同时又保有高性能的方式；而芯片的布局设计，遂成为延续摩尔定律的新解决方案，异质集成（Heterogeneous Integration Design Architecture System，HIDAS）概念便应运而生，同时成为IC芯片的创新动能。
异质集成成为实现小体积、高性能芯片的另一种方式。（Source：SEMI）
所谓的异质集成，广义而言，就是将两种不同的芯片，例如内存＋逻辑芯片、光电＋电子组件等，通过封装、3D堆栈等技术集成在一起。换句话说，将两种不同制程、不同性质的芯片集成在一起，都可称为是异质集成。
因为应用市场更加的多样，每项产品的成本、性能和目标群体都不同，因此所需的异质集成技术也不尽相同，市场分众化趋势逐渐浮现。为此，IC代工、制造及半导体设备企业纷纷投入异质集成发展，2.5D、3D封装、Chiplets等现今热门的封装技术，便是基于异质集成的想法，如雨后春笋般浮现。
2.5D封装有效降低芯片生产成本
以往要将芯片集成在一起，大多使用系统单封装（System in a Package，SiP）技术，像是PiP（Package in Package）封装、PoP（Package on Package）封装等。然而，随着智能手机、AIoT等应用，不仅需要更高的性能，还要保持小体积、低功耗，在这样的情况下，必须想办法将更多的芯片堆积起来使体积再缩小，因此，目前封装技术除了原有的SiP之外，也纷纷朝向立体封装技术发展。
立体封装概略来说，意即直接使用硅芯片制作的“硅中介板”（Silicon interposer），而不使用以往塑胶制作的“导线载板”，将数个功能不同的芯片，直接封装成一个具更高性能的芯片。换言之，就是朝着芯片叠高的方式，在硅上面不断叠加硅芯片，改善制程成本及物理限制，让摩尔定律得以继续实现。
而立体封装较为人熟知的是2.5D与3D封装，这边先从2.5D封装谈起。所谓的2.5D封装，主要的概念是将处理器、内存或是其他的芯片，并列排在硅中介板（Silicon Interposer）上，先经由微凸块（Micro Bump）连接，让硅中介板之内金属线可连接不同芯片的电子信号；接着再通过硅穿孔（TSV）来连接下方的金属凸块（Solder Bump），再经由导线载板连接外部金属球，实现芯片、芯片与封装基板之间更紧密的互联。
2.5D和3D封装是热门的立体封装技术。（Source：ANSYS）
目前为人所熟知的2.5D封装技术，不外乎是台积电的CoWoS。CoWoS技术概念，简单来说是先将半导体芯片（像是处理器、内存等），一同放在硅中介层上，再通过Chip on Wafer（CoW）的封装制程连接至底层基板上。换言之，也就是先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅芯片，再把CoW芯片与基板连接，集成成CoWoS；利用这种封装模式，使得多颗芯片可以封装到一起，通过Si Interposer互联，达到了封装体积小，功耗低，引脚少的效果。
台积电CoWos封装技术概念。（Source：台积电）
除了CoWos外，扇出型芯片级封装也可归为2.5D封装的一种方式。扇出型芯片级封装技术的原理，是从半导体裸晶的端点上，拉出需要的电路至重分布层（Redistribution Layer），进而形成封装。因此不需封装载板，不用打线（Wire）、凸块（Bump），能够降低30%的生产成本，也让芯片更薄。同时也让芯片面积减少许多，也可取代成本较高的直通晶体硅穿孔，达到通过封装技术集成不同组件功能的目标。
（首图来源：NXP）